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Simuler
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From: |
haddaji houneida |
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Subject: |
Simuler |
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Date: |
Thu, 7 Jul 2005 13:28:05 +0200 (CEST) |
Salut,
je veux bien savoir pourrais simuler une cellule
Verilog ou VHDL?
Si je dois utiliser un simulateur externe, comment il
faut que je fasse?
Et si vous avez un exemple d'un code Verilog ou VHDL à
simuler, SVP, envoi les moi.
Merci.
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- Simuler,
haddaji houneida <=